台积电公布N2 2nm工艺缺陷率情况 表现优于3/5/7nm

【太平洋科技快讯】近日，台积电在北美技术论坛上公开了 N2 2nm 工艺的缺陷率(D0)情况。 尽管未披露具体数据，但台积电通过对比不同工艺缺陷率随时间变化的趋势，展现了 N2 工艺在缺陷控制方面的显著进步。

据透露，在近两个月的试产中，N2 工艺的缺陷率与同期的 N5/N4 工艺相当，甚至略低，并显著优于 N7/N6 和 N3/N3P 工艺。 回顾过去几代工艺，N7/N6 在试产到量产的半年周期内，综合缺陷率最高。N3/N3P 从量产开始，缺陷率就明显低于 N7/N6。而 N5/N4 从试产开始就表现出较低的缺陷率。如果 N2 能延续 N5/N4 的趋势，其前景无疑非常光明。

N2 工艺首次引入了 GAAFET 全环绕晶体管技术，这被认为是其缺陷率表现优异的重要原因之一。相比传统的 FinFET 晶体管，GAAFET 技术能更好地控制电流，从而提升芯片性能并降低缺陷率。目前，N2 工艺距离年底大规模量产还有两个季度。

台积电指出，制造芯片的数量和产能规模越大，越容易发现和改进缺陷。N2 工艺在试产阶段已流片的芯片数量明显更多，这也是其缺陷率快速降低的关键原因。此外，工艺本身的设计和技术成熟度也是重要因素。