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Locuza详解英特尔Sapphire Rapids的多芯片互连设计

  英特尔即将推出代号为“Sapphire Rapids”的企业级至强可扩展处理器,且其核心数有望高达 60 。 有趣的是,在 ISSCC 2022 的演示文稿中,英特尔已分享过分辨立案率的芯片图。可知如此多的核心,是通过 EMIB 互连的四个裸片实现的。

  不过为了帮助大家更好的了解其功能结构,热心的 @Locuza 等网友,还是认真地给原图添加了详细的注释。

  可知 Sapphire Rapids 芯片中的每四个 Tile,都是一组成熟的多核处理器,包含了 CPU 内核、集成的北桥、内存、PCIe 接口,以及平台所需的其它 IO 。

  而将 4-Tiles 结合到一起的,则是一共五组 EMIB 桥接器。这使得裸片中的 CPU 内核能够透明地访问 I/O,以及透明地控制任何其它裸片的存储。

  从逻辑上来讲, 英特尔 Sapphire Rapids 与竞争对手 AMD 的 Naples 大同小异,后者使用了 Infinity Fabric over package(IFOP)来互连四组 8 核心的 Zeppelin 芯片。

  不过这里的努力,似乎是为了最大限度地减少一种封装互连,转向基于硅桥的高带宽、低延迟方案,且它们之间有着高密度的微观布线(类似于中介层)。

  每个芯片的平面图,和过去几代的英特尔企业级处理器也非常相似。该公司擅长使用 Mesh 互连,并将各种 IP 块放置在环形总线的网格中。

  至于加速器瓦片,则包含了英特尔的数据流加速器(DSA)、快速辅助技术(QAT)、以及 DLBoost 2.0(可用于加速深度学习神经网络构建和训练的硬件组件)。

  最后一块瓦片包含了 24x UPI 连接,可用于插槽之间的互连。四组核心中都包含了这个,意味着 Sapphire Rapids 芯片最可组建 8 路计算平台。

  【来源:cnBeta.COM】

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